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MICRON DDR5 SDRAM

發(fā)布時(shí)間：2020-12-24 16:57:28     瀏覽：1975

CPU核心的數(shù)量正在增加。為了實(shí)現(xiàn)數(shù)據(jù)中心的持續(xù)計(jì)算性能改進(jìn)，需要使用MICRON DDR5的性能優(yōu)勢來維護(hù)每個(gè)CPU內(nèi)核的可用帶寬。MICRON DDR5及其額外的計(jì)算將有助于從當(dāng)今世界產(chǎn)生的爆炸性數(shù)據(jù)中提取價(jià)值和洞察力。

MICRON DDR5 技術(shù)支持計(jì)劃(TEP)是一項(xiàng)項(xiàng)目，它提供獲取美光技術(shù)的途徑，并提供早期獲取技術(shù)信息和支持、電力和散熱模型以及MICRON DDR5產(chǎn)品的機(jī)會(huì)，以幫助設(shè)計(jì)、開發(fā)和推出下一代產(chǎn)品。它還代表計(jì)算平臺，還匯集了其他生態(tài)系統(tǒng)合作伙伴，幫助MICRON DDR5在市場上隨處推廣和采用。

DDR5 是DRAM開發(fā)的下一步，它帶來了一系列新的功能，旨在提高(RAS)的可靠性、可用性和可使用性。降低功耗，并大大提高性能。

 DDR5 SDRAM.png

DDR5的一些關(guān)鍵功能如下：

功能/選項(xiàng)

DDR5

DDR5的優(yōu)勢

 資料速率

 3200-6400 MT /秒

 提高性能和帶寬

 V DD / V DDQ / V PP 

 1.1 / 1.1 / 1.8 

 降低功率

 內(nèi)部V REF

 V REFDQ，V REFCA，V REFCS 

 提高電壓裕度，降低BOM成本

 設(shè)備密度  

 8Gb至64Gb  

 支持更大的單片器件 

 預(yù)取  

 16n  

 使內(nèi)部內(nèi)核時(shí)鐘保持低電平

 DQ接收器均衡 

 DFE

 改善
 DRAM內(nèi)部接收到的DQ數(shù)據(jù)眼的張開

 占空比調(diào)整（DCA） 

 DQS和DQ

 改善發(fā)送的DQ / DQS引腳上的信令

 內(nèi)部DQS延遲
 監(jiān)控 

 DQS間隔振蕩器 

 增強(qiáng)抵抗環(huán)境變化的能力 

 片上ECC

 128b + 8b SEC，錯(cuò)誤檢查和清理 

 增強(qiáng)片上RAS

 CRC 

 讀/寫  

 通過保護(hù)讀取的數(shù)據(jù)來增強(qiáng)系統(tǒng)RAS 

 銀行組（BG）/銀行 

 8 BG x 2個(gè)存儲區(qū)（8Gb x4 / x8）
 4 BG x 2個(gè)存儲區(qū)（8Gb x16）
 8 BG x 4個(gè)存儲區(qū)（16-64Gb x4 / x8）
 4 BG x 4個(gè)存儲區(qū)（16-64Gb x16） 

 提高帶寬/性能

 命令/地址界面 

 CA <13：0> 

 大大減少了CA引腳數(shù)

 ODT

 DQ，DQS，DM，CA總線  

 改善信號完整性，降低BOM成本 

 突發(fā)長度

 BL16，BL32
 （和BC8 OTF，BL32 OTF） 

 僅通過1個(gè)DIMM子通道允許64B高速緩存行讀取。 

 MIR（“鏡像”引腳） 

 是

 改善DIMM信號

 總線倒置 

 命令/地址反轉(zhuǎn)（CAI） 

 降低模塊上的V DDQ噪聲

 CA培訓(xùn)，CS培訓(xùn) 

 CA培訓(xùn)，CS培訓(xùn) 

 改善CA和CS引腳上的時(shí)序裕度  

 編寫水準(zhǔn)訓(xùn)練模式 

 已改善

 補(bǔ)償不匹配的DQ-DQS路徑

 閱讀訓(xùn)練模式 

 用于串行
 （用戶定義），時(shí)鐘和LFSR
 生成的訓(xùn)練模式的 專用MR

 使讀取時(shí)序裕度更穩(wěn)定

 模式寄存器

 最多256 x 8位
 （LPDDR類型讀/寫） 

 提供擴(kuò)展空間

 PRECHARGE命令 

 所有銀行，每家銀行和同一家銀行 

 PREsb在每個(gè)BG中啟用預(yù)充電特定的存儲庫

 刷新命令 

 所有銀行和同一銀行

 REFsb支持刷新每個(gè)BG中的特定存儲體

 環(huán)回模式

 是

 啟用DQ和DQS信令測試 

 

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